概要

Quartus には推論の機能があり、決められた記述を行うとそれに対応したデバイス内リソースが割り当てられます。例えば single port ram が推論されるとFPGA内部のメモリブロックが割り当てられます。 Quartus では推論される記述の様々なテンプレートを利用することができます。これを利用することで意図した推論をさせることができます。

使い方

今回は verilog HDL の場合を解説します。まず newタブから Verilog HDL を選びます。 VHDL でも tcl でも問題ないですが、作るファイルを選んでおけば無難です。

すると新しいタブでファイルが開くので右クリックで Insert Template をクリックします。

たくさんあるテンプレートの中から選ぶと現在開いているファイルに挿入されます。例えば tri state buffer の推論を行う記述としてテンプレートの記述が参考になります。

timequestのコマンドやTCLのコマンドなど、参考になるテンプレートが結構あるので、眺めてみてはいかがでしょうか。
`defineの書き方とか役に立ちます。

ちなみに、このテンプレートは .tpl ファイルとして記述されており、以下のディレクトリに格納されています。おそらくユーザー側で追加することもできるのでは？？

C:\%QUARTUS_ROOTDIR%\common\templates\languages